【導讀】本文將繼續探討如何為 PoE-bt 應用設計有源鉗位正激控制器。在本系列文章的上篇中，我們介紹了PoE 應用，以及正激變換器拓撲和有源鉗位電路的基礎知識。本文將側重PoE-bt 應用的副邊同步整流 MOSFET、副邊尖峰吸收電路及其效率驗證過程。

同步整流

正激電路的副邊通常需要兩個續流二極管，用于勵磁電感和輸出電感。在大電流輸出下的續流過程中，這些二極管會導致相當大的損耗。因此，常用MOSFET 晶體管代替二極管以提高效率。正激變換器的原邊主開關對應于勵磁電感和輸出電感的續流過程。因此，副邊變壓器的開關電壓可以驅動副邊同步整流 (SR) MOSFET。 

續流 MOSFET 的柵源電壓 (VGS) 由 SR MOSFET 的漏源電壓 (VDS) 整流。 當勵磁電感和輸出電感電流都較低時，輸出電壓通過變壓器導通整流MOSFET。 然后副邊以強制連續導通模式 (FCCM) 工作，這導致了比傳統二極管整流拓撲更高的空載損耗。

當輸出電壓較高時，三極管穩壓電路會保護副邊 MOSFET 的 VGS 不會過高（見圖 1）。同時，對于連接到發射極的 MOSFET 柵極，其驅動電壓跟隨晶體管基極電壓的任何變化。這樣，晶體管的集電極端子就可以從變壓器或輸出電壓中獲取電力。

圖1: 三極管穩壓電路

MOSFET 晶體管驅動電路會導致額外的損耗。MOSFET晶體管驅動的鉗位電壓與輸出電壓之間的差值越大，驅動電路損耗就越大。也因此正激拓撲非常適合低電壓和大電流應用。

副邊峰值吸收電路

當副邊整流MOSFET（Q_R）關斷，且副邊續流MOSFET（Q_F）開路時，可能存在變壓器漏感。 而漏感會影響 Q_R 漏源電容 (C_DS)，并在 V_DS上疊加振鈴。高振鈴尖峰將影響正激變換器的效率。傳統的 RC 吸收電路可以抑制 Q_R上的V_DS振鈴，但也會導致相對較大的功率損耗。

建議使用 RCD 吸收電路來降低功率損耗（見圖 8）。當 Q_R 啟動時，漏感能量可以通過二極管 (D) 存儲在電容器 (C) 中。當 Q_R 關斷時，電容器中儲存的能量可以通過電阻器 (R) 轉移到輸出電容器和負載上。電容器容值越大，振鈴幅度越小；同時，電阻器阻值越大，功率損耗和振鈴幅度也越小。

圖8: RCD吸收電路

圖 9 顯示出，添加肖特基二極管 (D) 后，振鈴峰值下降了 20%。在這種情況下，電容器 (C) 可設置為 2.2nF，電阻器 (R) 可設置為 20kΩ。

圖 9：添加肖特基二極管前后的振鈴周期

效率驗證

為了驗證正激變換器的設計，我們比較了輸出電壓為 5V/3.3V時，在不同功率電平下的正激和反激拓撲。在有源鉗位正激拓撲中，由于主開關啟動和輔助開關啟動之間有延遲時間，因此輔助開關可以實現零電壓開關 (ZVS)。但要注意，ZVS 可能會因主開關而變得復雜。

輔助開關和整流MOSFET在開關之前是導通的。當輔助開關關斷時，會發生以下情況： 

?流過主開關的電流下降

?整流 MOSFET 的電壓下降

?續流 MOSFET 的電壓下降

?DS電容下降

?主開關的VDS開始下降

電感電流仍然可以流過整流 MOSFET 的體二極管，它將變壓器兩端的電壓鉗位在較低的幅度，并防止主開關的 VDS 進一步下降。當主MOSFET 導通時，其 VDS 幾乎等于輸入電壓，這將導致啟動損耗。 

計算并分析輸出為3.3V/50W時的功率損耗，可知輔助開關為零電壓開關（ZVS），勵磁電流較小，因此功耗較低。 主開關損耗主要包括部分啟動損耗和導通損耗，變壓器損耗包括磁損耗和銅損，副邊整流MOSFET損耗包括開關損耗、導通損耗和振蕩引起的二極管損耗，輸出電感損耗則包括磁損耗和銅損。 

圖 10 顯示了范例的效率曲線。隨著輸出功率的增加，由于 PoE 應用對散熱管理的改善，在較高輸出功率水平下，正激變換器的效率通常比反激變換器更佳。

圖10: 效率曲線

結論

本文回顧了如何利用MOSFET 晶體管和 RCD 吸收電路提高有源鉗位正激變換器的效率，同時驗證了這些理論。總體而言，采用有源鉗位正激變換器的PoE 解決方案能夠提供更高的效率，并克服RCD 鉗位電路的缺點，從而進一步優化PoE-bt 應用的功能。

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