講的通俗易懂一點，用一個曾經聽過的笑話來比喻，大概意思就是本飛機被我劫持了，其他劫持者等下次吧。這個電容就是本次劫機者。

 

晶振電路其實是個電容三點式振蕩電路，輸出是正玄波晶體等效于電感，加兩個槽路分壓電容，輸入端的電容越小，正反饋量越大。負載電容每個晶振都會有的參數，例如穩定度是多少PPM，部分人會稱之為頻差，單位都是PPM，負載電容是多少PF等。當晶振接到震蕩電路上 在震蕩電路所引入的電容不符合晶振的負載電容的容量要求時 震蕩電路所出的頻率就會和晶振所標的頻率不同

 

 

再舉例說明：

 

一個4.0000MHz +-20PPM 負載電容是16PF 的晶振；

 

當負載電容是10PF時 震蕩電路所出的頻率就可能會是4.0003MHz；

 

當負載電容是20PF時 震蕩電路所出的頻率就可能會是3.9997MHz；

 

在一些對頻率精度要求高的電路上如PLL的基準等。。。就是并多個可調電容來微調頻率的；

 

如果對頻率精度要求不高就用固定電容就行了；

 

晶振負載電容一般有2種接法 1 并聯在晶振上 2 串聯在晶振上 ；

 

第2種比較常用 2個腳都接一個電容對交流地。

 

晶體元件的負載電容是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負載電容。要求高的場合還要考慮ic輸入端的對地電容。應用時一般在給出負載電容值附近調整可以得到精確頻率。此電容的大小主要影響負載諧振頻率和等效負載諧振電阻。

 

晶振的負載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個腳上和對地的電容,Cic（集成電路內部電容）+△C（PCB上電容).就是說負載電容15pf的話，兩邊個接27pf的差不多了，一般a為6.5～13.5pF

 

各種邏輯芯片的晶振引腳可以等效為電容三點式振蕩器。晶振引腳的內部通常是一個反相器，或者是奇數個反相器串聯。在晶振輸出引腳XO 和晶振輸入引腳 XI 之間用一個電阻連接，對于 CMOS 芯片通常是數 M 到數十 M 歐之間.很多芯片的引腳內部已經包含了這個電阻，引腳外部就不用接了。這個電阻是為了使反相器在振蕩初始時處與線性狀態，反相器就如同一個有很大增益的放大器, 以便于起振。石英晶體也連接在晶振引腳的輸入和輸出之間，等效為一個并聯諧振回路，振蕩頻率應該是石英晶體的并聯諧振頻率。晶體旁邊的兩個電容接地, 實際上就是電容三點式電路的分壓電容，接地點就是分壓點。以接地點即分壓點為參考點，振蕩引腳的輸入和輸出是反相的，但從并聯諧振回路即石英晶體兩端來看，形成一個正反饋以保證電路持續振蕩。在芯片設計時，這兩個電容就已經形成了，一般是兩個的容量相等，容量大小依工藝和版圖而不同，但終歸是比較小，不一定適合很寬的頻率范圍。外接時大約是數 PF 到數十 P，依頻率和石英晶體的特性而定。需要注意的是：這兩個電容串聯的值是并聯在諧振回路上的，會影響振蕩頻率。當兩個電容量相等時，反饋系數是 0.5， 一般是可以滿足振蕩條件的，但如果不易起振或振蕩不穩定可以減小輸入端對地電容量，而增加輸出端的值以提高反饋量。

 

設計考慮事項：

 

1.使晶振、外部電容器（如果有）與 IC之間的信號線盡可能保持最短。當非常低的電流通過IC晶振振蕩器時，如果線路太長，會使它對EMC、ESD與串擾產生非常敏感的影響。而且長線路還會給振蕩器增加寄生電容。

 

2.盡可能將其它時鐘線路與頻繁切換的信號線路布置在遠離晶振連接的位置。

 

3.當心晶振和地的走線

 

4.將晶振外殼接地

 

如果實際的負載電容配置不當，第一會引起線路參考頻率的誤差。另外如在發射接收電路上會使晶振的振蕩幅度下降(不在峰點)，影響混頻信號的信號強度與信噪。

 

當波形出現削峰，畸變時，可增加負載電阻調整(幾十K到幾百K)，要穩定波形是并聯一個1M左右的反饋電阻。

 

 

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